Intel schlägt für HBM-Speicher eine andere Position des Steuerchips vor. Statt unter sämtlichen Speicherlagen soll der sogenannte Interface-Die zwischen ihnen oder weiter oben sitzen. Die am 10. September 2026 veröffentlichte Anmeldung US20260271782A1 zielt auf zwei Engpässe hoher Stapel: unterschiedlich lange Signalwege und Wärme.
Mitte für Signale, oben für Kühlung
In der mittigen Anordnung liegen Speicherchips oberhalb und unterhalb der Steuerlogik. Dadurch unterscheiden sich die Wege zu nahen und entfernten Lagen weniger. Zusätzliche Durchkontaktierungen führen durch die unteren Speicherchips zu den Anschlüssen am Stapelboden. Eine höhere Position bringt den Interface-Die näher an den Kühlkörper, vermindert aber den Vorteil ausgeglichener Signalwege. Diesen Zielkonflikt beschreiben die Absätze 0050–0054 und die Figuren 3–5.
Die genannten 60 Prozent betreffen ausschließlich eine kleinere Differenz der Signalweglängen in einem Beispiel mit sechs Speicherchips. Sie sind kein gemessener Bandbreiten- oder Latenzgewinn.
Einordnung: Der Aufbau wird zur Stellschraube
Für KI-Beschleuniger wäre interessant, ob sich höhere Speicherstapel zuverlässig ansteuern lassen. Die entscheidende Frage ist aus unserer Sicht, ob der Vorteil im fertigen Gehäuse den zusätzlichen Verbindungsaufwand rechtfertigt. Dafür wären vergleichbare Messungen zu Temperatur, Übertragungsrate und Fertigungsausbeute nötig. Die geprüften Passagen liefern diese Nachweise nicht; ein konkretes Serienprodukt ist damit nicht belegt.
Dokumentstand, geprüft am 12. September: veröffentlichte US-Anmeldung von Intel Corporation, eingereicht am 10. März 2025 unter 19/075,591. Das Deckblatt nennt keine frühere Priorität. Die A1-Schrift belegt keine Patenterteilung.